摘要：提出了一种基于TS101和FPGA的多媒体视频综合显示的方法，介绍了TS101的原理与应用，给出了以FPGA为核心的多路视频源的视频综合显示设计，并给出了相应的系统硬件设计实现，对于视频综合显示提供了一种可以借鉴的方法。
关键词：视频综合；多路视频源；显示；TS101；FPGA
中图分类号：TP37 文献标识码：A 文章编号：1009-3044（2013）10-2461-03
目前多媒体视频信号的合成方法[1]，大多采用如下方式：待合成的模拟视频信号通过视频采集模块将转换成数字信号，数字视频信号再进入视频合成模块进行多路视频信号合成。视频采集模块和视频合成模块间视频信号的传输大多采用CPU总线方式（地址线、数据线、控制线）或ISA总线、或MULTI_BUS总线、或PCI总线。采用以上的总线方式一方面各模块间走线复杂，复杂的走线降低了系统的抗干扰性，导致可靠性降低，另一方面数据的传输速度会受到限制，并且缺乏应有的灵活性。基于此目的设计了基于TS101和FPGA的视频综合模块，由于TS101带有多个LINK接口，每个LINK口的结构由8位双向数据线、2个时钟线、1个方向线组成，LINK口结构简单可靠，外部多路视频信号均可通过LINK接口进入视频综合模块合成[2-3]。
1 模块设计方案
视频综合模块原理构成如图1示，在模块中，可有4路外部视频信号、2路计算机的DVI视频信号进入视频综合模块，4路外部视频信号通过DSP（TS101）的LINK口进入视频综合模块。模块主要有DSP（采用AD公司DSP 芯片TS101）、FPGA、存储器、D/A转换、视频数模转换等几个部分组成构成。
视频综合模块具体工作原理如下：
外部视频数据（电视视频或雷达视频）进入DSP（TS101）的LINK口，通过DSP的DMA通道将进入LINK口的数据传入DSP内，视频数据加工处理后将数据存储于双端口存储器（VRAM）相应位置上；计算机DVI视频信号解码转成数字信号后进入FPGA，在FPGA控制下将VRAM内的LINK数据和DVI视频信号综合叠加，叠加后的数据在视频时序控制下刷新输出，通过D/A转换模块以差分RBG和RBG+HV两种格式输出。在视频综合模块上共有两个DSP，可接收4个LINK口的视频数据和2路DVI视频信号。由于两DSP间又有LINK互联，因此外部LINK输入数据可共享，提高了模块的灵活性。
2 硬件设计实现
2.1 DSP原理及设计注意事项
在视频综合模块上采用AD公司 TigerSHARC 系列DSP器件TS101，TSl01是64位处理器，工作在300 MHz时钟下，可进行32位定点和32位或40位浮点运算，提供最高1500 MFLOPS（Millions of floating-point operations per second，每秒执行百万次浮点操作）的运算能力；内部具有6 M位SRAM，同时集成了I/O处理器，加上内部总线，消除了I/O瓶颈。此外，TSl01适宜多处理器结构，内部集成总线仲裁，通过链路（1ink）和外部（external）口可支持并行处理器，而不需任何附加逻辑电路，每一个处理器可直接读写任何一个并行处理器的内存。每个TSl01提供了4个8位双向口链路口，每个链路口的数据吞吐量最高达250M字节每秒，可以方便与外部进行数据通信，同时可以方便的满足多个DSP间的互连。
2.2 视频存储器（VRAM）硬件设计及实现
视频存储器用作帧存储器，存放LINK口传送来的视频数据。视频存储器采用两片IDT公司双端口RAM，型号为IDT70T653M，存储容量512K×36Bit，器件最快访问速度为12ns。视频存储器一个端口和DSP连相，DSP把LINK口传来的一次视频数据加工处理后通过此端口写入，另一个端口和FPGA相连，FPGA控制刷新输出VRAM中的数据。由于视频刷新频率为65M，FPGA一次从 口RAM写入两个像素，故完全满足数据刷新时序要求。
2.3 FPGA设计及视频综合控制
3 结束语
笔者利用基于TS101和FPGA的视频综合设计方案， 设计了一块四路LINK口输入（可接收4雷达视频信号），两路计算机DVI视频输入的视频综合显示模块，合成后的多媒体信号以差分形式输出，实现视频信号远距离传输（传输距离达一百米），该模块分辨率为1024×768的24位真彩显示，视频输出稳定可靠，该模块已成功用于某雷达系统的综合显示上。
参考文献：
[1] 吴传利.指火控显示技术[D].连云港：中国船舶重工集团第七一六研究所，2000.
[2] Analog Devices， Inc. TigerSHARC Embedded Processor ADSP-TS101[Z].2004
[3] Analog Devices， Inc. ADSP-TS101 TigerSHARC Processor Hardware Reference[Z].2004.
[4] Monitor Timing Specifications[S].VESA标准 Version 1.0 Ver 0.8.
